Annons

Lyckad tape-out av 5 nm testchip

Forskningsinstitutet Imec och Cadence Design Systems meddelar att de genomfört sin första tape-out av ett 5 nm testchip med hjälp av extrem UV- (EUV) och 193 immersionslitografi (193i).

För att producera testchipet har Imec och Cadence optimerat konstruktionsregler, bibliotek och place-and-route-teknik för att uppnå optimal kraft, prestanda och area (PPA)-skalning via Cadence Innovus Implementation System. Imec och Cadence har med hjälp av en processordesign framgångsrikt tejpat ut en uppsättning varianter med hjälp av EUV-litografi liksom Self-Aligned Quadruple Patterning (SAQP) för 193i-litografi, där metallpitcher skalades från nominellt 32 nm ner till 24 nm för att tänja på mönstringsgränsen.

Innovus Implementation System är Cadence nästa generations fysiska implementeringslösning för SoC-konstruktioner med en massivt parallell arkitektur som enligt Cadence typiskt kommer att ge 10-20 procent bättre PPA och upp till 10 gånger högre fullflödeshastighet och kapacitetsförbättring.

Länk till mer info om Innovus Implementation System.

Comments are closed.