Tre gånger snabbare SoC-test

Enligt EDA-företaget Cadence kan företagets nya Modus Test Solution korta ner testtiderna för halvledarkomponenter med en faktor tre. Testtiden är idag en av de stora kostnaderna för både stora och små SoC-konstruktioner.


Scankedjorna hamnar i ett jämnt tvådimensionellt rutmönster

Den nya testtekniken är scanbaserad, på samma sätt som tidigare, men scankedjorna hamnar i ett jämnt tvådimensionellt rutmönster och tillåter på det sättet mycket högre testkompression med samma ledarlängder. Tekniken tillåter kompression upp till 400X, utan att kiselarean ökar.
Modus använder också en teknik kallad Elastic compression, där register kan läggas in i dekompressionslogiken. På det sättet blir det möjligt att klara en hög feltäckning även med en kompression större än 400X.
Testsystemet har också stöd för en inbyggd minnesbuss som kan läggas in för att utföra inbyggd självtest i full hastighet på systemkomponentens alla minnesareor. Samma funktion kan användas för att testa statiska FinFET-minnen och säkerhetsmoduler.
– Vi fick en reduktion av testtiden med en faktor 3,6X på en av våra kunders nätverkschip, säger Sue Bentlage, ansvarig för ASIC-konstruktion och ASIC-metoder på kiselsmedjan Globalfoundries. Ändå såg vi ingen försämring varken i konstruktionens egen routning eller i feltäckningen.


Klicka här för större bild

Comments are closed.